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Alternance-5A-Design Rtl Autour d'Une IP Risc-V pour Asic - Fpga - Soc H/F

ELSYS Design·Valbonne (Provence-Alpes-Côte d'Azur)Sur siteStage
Salaire non indiqué
Résumé Vox
  • Rôle principal: Étudier, comprendre et coder une IP RISC-V en RTL, proposer une architecture, et réaliser des tests fonctionnels sur FPGA.
  • Compétences requises: Connaissances en VHDL, Verilog, SystemVerilog, C/C++, et expérience en conception d'IPs ou en microélectronique.
  • Conditions et avantages: Alternance de 12 mois, basé à Sophia Antipolis, avec titres restaurant, mutuelle, primes, et participation financière.
  • Profil recherché: Étudiant en dernière année d'école d'ingénieurs en électronique, passionné, motivé, dynamique, prêt à relever des défis techniques.
Postuler à la sourceVous quittez VoxJobs pour hellowork.com — la candidature se fait directement chez l'entreprise. hellowork.com

Description du poste

Détail du poste Le design demeure une partie indispensable dans la conception d'un ASIC ou un FPGA. Que ce soit du pur design RTL, de l'intégration d'IPs basiques ou complexes ou bien du sanity check sur le code déjà élaboré, vous trouverez la partie qui vous intéresse le plus et dans laquelle vous souhaitez évoluer tout au long de votre carrière. Au sein du département micro-électronique avec des ingénieurs expérimentés en design et en vérification, vous approfondirez vos connaissances et vos compétences tout au long de l'alternance. L'objectif sera de maitriser les différentes étapes du flow de conception pour la partie Design. L'agence de rattachement de cette offre se situe à Nice Sophia-Antipolis. Profil Recherché Tu rentres en dernière année d'école d'ingénieurs en électronique avec une spécialisation en microélectronique. Tu as déjà des connaissances acquises en cours ou en TP sur les langages VHDL / Verilog / SystemVerilog, C/C++. Voici les tâches qui te seront confiées : - Etudier et comprendre les spécifications de lIP RISC V à designer. - Proposer une architecture qui répond complètement au cahier des charges. - Coder l'IP en RTL (VHDL ou Verilog) en respectant les « Coding Rules » internes au groupe. - Intégration dautres 'IPs nécessaires - Proposer un testbench pour une simulation fonctionnelle de l'IP. - Implémentation et tests sur carte FPGA. Dynamique, passionné(e) et motivé(e), tu es en quête de défis techniques. L'alternance se déroulera dans nos locaux de Sophia Antipolis pour une durée minimale de 12 mois. Avantages Salariaux - - Titre restaurant presque intégralement pris en charge - - Mutuelle Santé Famille - - Participation et Intéressement - - Prime de cooptation de 1000 ou 1500 € - - Prime de vacances - Prime Transport de 200 € net par an. Qui sommes-nous ELSYS Design est une société d'ingénierie spécialisée dans la conception de systèmes électroniques embarqués. Nous accompagnons nos clients issus de secteurs variés (énergie, semiconducteur, défense, spatial, transport, etc.) dans 4 domaines principaux : la microélectronique (FPGA, ASIC, SoC), la carte, le logiciel embarqué et l'ingénierie système. Chez ELSYS Design, nous sommes tous ingénieurs, votre manager sera donc lui aussi issu de la technique. Il veillera à vous proposer des projets pertinents qui vous permettront de vous constituer une expérience riche, bâtie sur un socle de compétences recherchées. Vous aimez relever des défis techniques ? Vous avez envie d'évoluer dans une ambiance humaine, bienveillante et responsabilisante ? D'intégrer une structure familiale, présentant les avantages d'un grand groupe ? Alors, n'hésitez plus : postulez et rencontrons-nous ! Mais aussi... Eur (€)

Panneau de transparence

Source originale
hellowork.com
Publiée
20 juil. 2026 · date réelle
Dernière vérification
il y a 5 heures
Score de qualité
35/100
Salaire indiqué0
Entreprise identifiée0
applyUrl0
postedAt15
Description complète20

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